Applied Materials, Inc. hat Innovationen vorgestellt, die den Kunden helfen, die 2D-Skalierung mit EUV fortzusetzen, und das branchenweit breiteste Portfolio an Technologien für die Herstellung von 3D-Gate-All-Around-Transistoren der nächsten Generation vorgestellt. Die Chiphersteller verfolgen zwei komplementäre Wege, um die Transistordichte in den kommenden Jahren zu erhöhen. Der eine ist die klassische 2D-Skalierung nach dem Mooreschen Gesetz, bei der mit Hilfe der EUV-Lithographie und der Werkstofftechnik kleinere Strukturen geschaffen werden.

Der andere ist der Einsatz von Design Technology Co-Optimization (DTCO) und 3D-Techniken, die das Layout der Logikzellen geschickt optimieren, um die Dichte unabhängig von Änderungen des Lithografieabstands zu erhöhen. Diese letztgenannten Ansätze, zu denen auch rückseitige Stromverteilungsnetzwerke und Gate-All-Around (GAA)-Transistoren gehören, dürften in den kommenden Jahren einen wachsenden Anteil an der Verbesserung der Logikdichte haben, da sich die klassische 2D-Skalierung verlangsamt. Zusammen können diese Techniken den Chipherstellern dabei helfen, künftige Generationen von Logikchips mit verbesserter Leistung, Fläche, Kosten und Markteinführungszeit - oder PPACt - zu liefern.

Erweiterung der 2D-Skalierung - Das Aufkommen der Extrem-Ultraviolett-Lithographie (EUV) hat es den Chipherstellern ermöglicht, kleinere Strukturen herzustellen und die Transistordichte zu erhöhen. Die Industrie hat jedoch einen Punkt erreicht, an dem die weitere Skalierung mit EUV Herausforderungen mit sich bringt, die neue Ansätze für die Abscheidung, das Ätzen und die Metrologie erfordern. Nach der Entwicklung des EUV-Resists müssen die Chipmuster durch eine Reihe von Zwischenschichten geätzt werden – die so genannte Transferschicht und die Hartmaske - bevor sie schließlich in den Wafer geätzt werden.

Bisher wurden diese Schichten mit Hilfe der Spin-On-Technologie aufgebracht. Applied führt den Stensar(TM) Advanced Patterning Film für EUV ein, der mit dem Precision CVD (Chemical Vapor Deposition) System von Applied aufgebracht wird. Im Vergleich zur Spin-on-Beschichtung hilft der CVD-Film von Applied den Kunden, die EUV-Hartmaskenschichten auf eine bestimmte Dicke und Ätzresistenz abzustimmen, so dass sie eine nahezu perfekte Gleichmäßigkeit der EUV-Musterübertragung auf dem gesamten Wafer erreichen können.

Applied hat auch eine besondere Fähigkeit seiner Sym3(R) Y-Ätzsysteme detailliert beschrieben, die es den Kunden ermöglicht, Materialien in denselben Kammern zu ätzen und abzuscheiden, um EUV-Muster zu verbessern, bevor sie in den Wafer geätzt werden. In den Sym3-Kammern werden die EUV-Resist-Materialien schonend entfernt und dann auf eine spezielle Art und Weise wieder abgeschieden, die die durch "stochastische Fehler" verursachten Musterschwankungen ausgleicht. Die verbesserten EUV-Muster erhöhen die Ausbeute und verbessern die Chipleistung. Infolgedessen wird die Sym3-Technologie von Applied schnell über den Speicherbereich hinaus - wo Applied der führende Anbieter von Leiterplatten-Ätzsystemen für den DRAM-Markt ist - auch in der Foundry-Logik eingesetzt.

Applied demonstrierte auch, wie seine PROVision(R) eBeam-Messtechnik eingesetzt werden kann, um tief in Multilayer-Chips hineinzusehen und EUV-gemusterte Merkmale über den gesamten Wafer hinweg präzise zu messen und Kunden bei der Lösung von "Kantenplatzierungsfehlern" zu helfen, die mit anderen Messtechniken nicht diagnostiziert werden können. Applied hat seinen Umsatz mit eBeam-Systemen im Jahr 2021 fast verdoppelt und ist inzwischen die Nummer eins unter den Anbietern von eBeam-Technologie. Entwicklung von 3D-Gate-All-Around-Transistoren Der aufkommende GAA-Transistor ist ein Beispiel dafür, wie Kunden die 2D-Skalierung durch 3D-Designtechniken und DTCO-Layout-Innovationen ergänzen können, um die Logikdichte schnell zu erhöhen, selbst wenn die 2D-Skalierung langsamer wird.

Innovationen in der Materialtechnik verhelfen den GAA-Transistoren auch zu Verbesserungen bei Stromverbrauch und Leistung. Bei FinFETs werden die vertikalen Kanäle, die den elektrischen Pfad des Transistors bilden, durch Lithographie und Ätzen geformt, Prozesse, die zu ungleichmäßigen Kanalbreiten führen können. Diese Ungleichmäßigkeit wirkt sich negativ auf den Stromverbrauch und die Leistung aus, was einer der Hauptgründe ist, warum Kunden auf GAA umsteigen.

GAA-Transistoren ähneln FinFET-Transistoren, die um 90 Grad gedreht wurden, so dass die Kanäle horizontal statt vertikal verlaufen. Die GAA-Kanäle werden mit Hilfe von Epitaxie und selektivem Materialabtrag geformt, Technologien, die es den Kunden ermöglichen, die Breite und Gleichmäßigkeit für optimale Leistung und Performance präzise zu gestalten. Das allererste Produkt von Applied war ein Epitaxiesystem, und das Unternehmen ist seither Marktführer.

Mit der Einführung des Selectra(R)-Systems im Jahr 2016 leistete Applied Pionierarbeit bei der selektiven Materialentfernung und ist mit über 1.000 Kammern, die von Kunden genutzt werden, Marktführer. Eine große Herausforderung bei der Herstellung von GAA-Transistoren besteht darin, dass der Abstand zwischen den Kanälen nur etwa 10 nm beträgt und die Kunden die mehrlagigen Gate-Oxid- und Metall-Gate-Stapel um alle vier Seiten der Kanäle herum in dem winzigen verfügbaren Raum abscheiden müssen. Applied hat ein IMS(TM) (Integrated Materials Solution) System für den Gate-Oxid-Stapel entwickelt.

Ein dünneres Gate-Oxid führt zu einem höheren Treiberstrom und einer höheren Transistorleistung. Dünnere Gate-Oxide führen jedoch in der Regel zu einem höheren Leckstrom, der Strom verschwendet und Wärme erzeugt. Das neue IMS-System von Applied reduziert die äquivalente Oxiddicke um 1,5 Angström und ermöglicht es den Entwicklern, die Leistung ohne Erhöhung des Gate-Leckstroms zu steigern oder die Leistung konstant zu halten und den Gate-Leckstrom um mehr als das Zehnfache zu reduzieren.

Es integriert die Atomlagenabscheidung (ALD), thermische Schritte, Plasmabehandlungsschritte und Messtechnik in einem einzigen Hochvakuumsystem. Applied demonstriert außerdem ein IMS-System für die Entwicklung von GAA-Metall-Gate-Stapeln, mit dem Kunden die Gate-Dicke variieren können, um die Schwellenspannungen von Transistoren so abzustimmen, dass sie die Performance-pro-Watt-Ziele bestimmter Computeranwendungen - von batteriebetriebenen Mobilgeräten bis hin zu Hochleistungsservern - erfüllen. Die hochpräzisen Metall-ALD-Schritte werden im Hochvakuum durchgeführt, um atmosphärische Verunreinigungen zu vermeiden.

Weitere Einzelheiten zu den Lösungen von Applied für die Skalierung von Logikbausteinen werden auf der "New Ways to Shrink" Master Class des Unternehmens vorgestellt, die am 21. April 2022 stattfinden wird.