GBT Technologies Inc. hat vom United Stated Patent and Trademark Office einen Antrag auf ein beschleunigtes Verfahren für seine nicht-provisorische Patentanmeldung zur automatischen Korrektur von elektrischen Anschlussfehlern bei integrierten Schaltkreisen (IC) erhalten. Die Patentanmeldung wird einer vorrangigen Prüfung unterzogen, um das Verfahren zu beschleunigen. Das ursprüngliche Patent wurde am 3. August 2022 angemeldet (Anmeldung #17880055), um programmatische Methoden und Algorithmen zur automatischen Korrektur von elektrischen Anschlussfehlern bei integrierten Schaltkreisen zu schützen, mit dem Ziel, den Designzyklus von Mikrochips zu verkürzen, insbesondere für fortgeschrittene Nanometerknoten von 5nm und darunter.

Der Prüfprozess Layout Versus Schematic (LVS) vergleicht die IC-Maske mit der Netzliste des Schaltplans, um festzustellen, ob sie übereinstimmen. Die Vergleichsergebnisse gelten als 'bestanden' (oder 'sauber'), wenn alle elektronischen Bauelemente und Verbindungen, die im Schaltplan beschrieben sind, mit den Bauelementen und Verbindungen im Layout übereinstimmen. Ein 'fehlerhaftes' (oder 'schmutziges') Ergebnis bedeutet, dass Konnektivität und/oder Geräte nicht übereinstimmen.

Insbesondere bei analogen oder MIXED-Layouttypen müssten diese Fehlanpassungen manuell behoben werden, was eine mühsame, zeitraubende, manuelle Designarbeit ist. Ein Layoutdesigner müsste die Ergebnisse debuggen, die falschen elektrischen Verbindungen und/oder Gerätefehlanpassungen identifizieren und die notwendigen Layoutänderungen vornehmen, um einen 'sauberen' Vergleich zu erzielen. GBTs nicht-provisorische Patentanmeldung zielt darauf ab, ein algorithmisches System und Verfahren zu schützen, das diesen Prozess automatisch durchführt.

Auf Knopfdruck liest das System den Schaltplan und die Layoutdaten des ICs, vergleicht die Bauelemente und die elektrische Verbindung (Verdrahtung) und trennt im Falle von Abweichungen die fehlerhaften Drähte ab und verbindet sie im Layout neu, um einen 'sauberen' LVS zu erhalten. Das System ist so konzipiert, dass es das Layout automatisch korrigiert, ohne weitere LVS-, Geometrie- (DRC), Zuverlässigkeitsüberprüfungs- (RV) und DFM-Verletzungen (Design for Manufacturing) zu verursachen.